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MAX9880A View Datasheet(PDF) - Maxim Integrated

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Description
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MAX9880A Datasheet PDF : 70 Pages
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Low-Power, High-Performance
Dual I2S Stereo Audio Codec
LRCLK
AUDIO MASTER MODES:
LEFT JUSTIFIED: TDM = 0, WCI = 0, BCI = 0, DLY = 0, SLOTDLY = 0
7ns (typ)
LEFT
SDOUT
D15
BCLK
20ns (min)
RELATIVE TO PCLK (SEE NOTE)
D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
40ns (max)
0ns (min)
7ns (typ)
7ns (typ)
5ns (min)
CONFIGURED BY BSEL
SDIN
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
7ns (typ)
1/fS
RIGHT
D15
D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
LRCLK
LEFT JUSTIFIED + LRCLK INVERT: TDM = 0, WCI = 1, BCI = 0, DLY = 0, SLOTDLY = 0
7ns (typ)
LEFT
SDOUT
D15
BCLK
20ns (min)
RELATIVE TO PCLK (SEE NOTE)
D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
40ns (max)
0ns (min)
7ns (typ)
7ns (typ)
5ns (min)
CONFIGURED BY BSEL
SDIN
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
7ns (typ)
1/fS
RIGHT
D15
D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
LRCLK
LEFT JUSTIFIED + BCLK INVERT: TDM = 0, WCI = 1, BCI = 0, DLY = 0, SLOTDLY = 0
7ns (typ)
LEFT
SDIN
D15
BCLK
20ns (min)
RELATIVE TO PCLK (SEE NOTE)
D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
40ns (max)
0ns (min)
7ns (typ)
7ns (typ)
5ns (min)
CONFIGURED BY BSEL
SDIN
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
7ns (typ)
1/fS
RIGHT
D15
D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
LRCLK
I2S: TDM = 0, WCI = 1, BCI = 0, DLY = 0, SLOTDLY = 0
7ns (typ)
LEFT
SDIN
BCLK
20ns (min)
RELATIVE TO PCLK (SEE NOTE)
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
40ns (max)
0ns (min)
7ns (typ)
7ns (typ)
5ns (min)
CONFIGURED BY BSEL
SDIN
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
7ns (typ)
1/fS
RIGHT
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
LEFT JUSTIFIED: TDM = 0, WCI = 1, BCI = 0, DLY = 0, SLOTDLY = 1
7ns (typ)
LRCLK
LEFT
RELATIVE TO PCLK (SEE NOTE)
SDOUT
D15
BCLK
20ns (min)
D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
40ns (max)
0ns (min)
7ns (typ)
7ns (typ)
5ns (min)
CONFIGURED BY BSEL
7ns (typ)
1/fS
RIGHT
D15
D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
SDIN
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
NOTE: THE DELAY FROM A BCLK EDGE AND AN LRCLK EDGE IS DETERMINED BY LENGTH OF TIME THAT PCLK (THE INTERNALLY DIVIDED-DOWN VERSION OF MCLK AS DEFINED BY THE PSCLK BITS) PERIOD OF MCLK PLUS THE
INTERNAL DELAY. FOR EXAMPLE: IF fPCLK = 12.288MHz, THEN THE DELAY BETWEEN BCLK AND LRCLK IS TYPICALLY 45ns.
Figure 1. Digital Audio Interface Audio Master Mode
36 ______________________________________________________________________________________
 

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